`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    04:28:32 10/07/2011 
// Design Name: 
// Module Name:    mux21_4bit 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module mux21_4bit(a,b,out,sel);

parameter n = 4;

input sel;
input [n-1:0] a,b;
output reg [n-1:0] out;


always  @ (a or b or sel)
if (sel == 0) begin
  out <= a;
end else begin
  out <= b;
end

endmodule
